安装

Vivado entry point not found

软件版本

Vivado 2022.1

问题描述

双击 Vivado 后应用程序无法启动，提示 无法定位程序输入点于动态链接库

且提示缺少多个 dll，重装 Vivado 2022.1 或 Vivado 2022.2 后均无法解决问题

解决方案

出现该问题的原因很多，这里分享 解决笔者问题的方案

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将 {Install path}/Vivado/2022.1/lib/win64.o 目录下的所有 dll 文件拷贝至 /Vivado/2022.1/bin/unwrapped/win64.o 文件夹下，即可重新打开 Vivado

布局布线

OPT 31-306

软件版本

Vivado 2022.1

问题描述

在 ZCU106 开发板上使用 DDR4 MIG IP 核时综合通过，布局布线报错

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ERROR: [Ip 78-112] Not able to find enough and valid I/O's in the device selected to fit this configuration. Require minimum of 155 enough and valid I/O's. Please choose bigger device to accommodate or modify the memory configuration (for eg. reducing Datawidth or opting for low density memory part etc..) to fit in this device.
ERROR: [IP_Flow 19-3805] Failed to generate and synthesize debug IP xilinx.com:ip:ddr4_phy:2.2.
ERROR: [Common 17-39] 'generate_target' failed due to earlier errors.
ERROR: [Mig 66-119] Phy core regeneration & stitching failed. Please check vivado.log and debug_core_synth.log files in the directory: impl_1/.Xil/Vivado-241474-daydig9/241474 to debug the problem.
ERROR: [Opt 31-306] MIG/Advanced IO Wizard Cores generation Failed.

解决方案

系 Vivado 自身 Bug，解决方案来自 Xilinx 官网论坛，首先下载补丁文件

解压后将整个文件夹拷贝至 Vivado 补丁文件夹下，默认 ${install_dir}/${version}/patches（如：C:\Xilinx\Vivado\2022.1\patches），patches 文件夹不存在则手动创建

重启 Vivado 后标题栏应显示补丁编号

Block Design

BD 41-968

软件版本

Vivado 2022.2

问题描述

将设计的 Verilog 模块导入 Block Design 时发生错误

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每个 AXI/AXIS 接口都应具有时钟信号，但在设计时不同接口可能共用时钟（如下图中 crossbar 模块的 S_AXIS_CONV 和 M_AXIS_CONV 共用 s_axis_conv_aclk 信号），但 Vivado 无法自动将单个时钟绑定至多个接口

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解决方案

双击 s_axis_conv_aclk，在 Associated Busif 中输入 S_AXIS_CONV:M_AXIS_CONV 绑定总线接口即可，多个接口通过 : 分割

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